用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为一些小问题而纠结，把这几天的经验总结了一下。
2017-02-11 06:53
部分可重构技术是Xilinx FPGA的一项重要开发流程。本文结合Virtex5 FPGA，详细讲解在ISE + Planahead上完成部分可重构功能的流程和技术要点。
2018-07-04 02:17
1、代码输入(1)、新建一个ISE工程，名字为count4。(2)、新建一个verilog文件
2017-02-10 15:48
指南： Verilog测试平台设计方法 选择仿真工具 ： 选择一款强大的仿真工具，如ModelSim、Xilinx ISE等。这些工具提供了丰富的功能，包括波形查看、调试功能、时序分析等，能够满足
2024-12-17 09:50
本文首先介绍了verilog的概念和发展历史，其次介绍了verilog的特征与Verilog的逻辑门级描述，最后介绍了Verilog晶体管级描述与
2018-05-14 14:22
不知为啥，发现用于仿真的Verilog Test Fixture类型的.v文件在Implementation中显示，看着很不舒服，但也不知道怎么改，如下图所示，红框中的TestDualRam就是一个Verilog Test Fixture类型的.v文件
2017-02-10 15:17
Xilinx ISE使用错误和警告汇总，具体的跟随小编一起来了解一下。
2018-07-13 06:10
Verilog 与 VHDL 比较 1. 语法和风格 Verilog ：Verilog 的语法更接近于 C 语言，对于有 C 语言背景的工程师来说，学习曲线较平缓。它支持结构化编程，代码更直观，易于
2024-12-17 09:44
Verilog与ASIC设计的关系 Verilog作为一种硬件描述语言（HDL），在ASIC设计中扮演着至关重要的角色。ASIC（Application Specific Integrated
2024-12-17 09:52
赛灵思 ISE 12设计套件利用智能时钟门控技术将动态功耗降低30% 1)赛灵思今天要宣布什么消息？ ISE® 12设计套件不仅实现了功耗与成本的突破性优化，而且为逻辑、嵌入式、DSP和系统设计人
2018-07-02 06:20
