sign-off，写出SDF3.0用以后仿真，搭建后仿真的验证环境，添加sc/io/macro的verilog model，仿真输出VCD给Redhawk/Voltus
2024-10-23 09:50
FPGA的前仿真和后仿真在芯片设计和验证过程中扮演着不同的角色，各自具有独特的特点和重要性。
2024-03-15 15:29
单击快捷图标栏的齿轮图标启动仿真，仿真完毕后，参考前文的前仿真中回波损耗和TDR阻抗曲线图提取方法提取后
2019-02-02 16:32
我们知道芯片上电后，没有POR复位的或者不带复位的寄存器q端要么处于1，要么处于0状态，对于仿真机器而言就是x态。
2024-02-29 10:51
在进行数字电路后仿真时，经常会遇到很多时序为例，通常这些违例都是由网表中大量的时序检查报出的。
2024-01-03 09:43
1、代码输入(1)、新建一个ISE工程，名字为count4。(2)、新建一个verilog文件
2017-02-10 15:48
VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即可得到仿真结果。
2022-05-23 16:04
后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证
2024-03-06 09:58
SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中specify的延迟信息替换为QRC/Star-RC抽取的实际物理延时信息，所以如果SDF文件
2023-12-18 09:56
前段时间，一个朋友聊叙到这个后仿真任务命令都咋用，随即整理了下，可以完成基本的后仿真不成问题，但是如果还要完成一些其他的幺蛾子，那就需要各位仔细研读各工具的UserGu
2023-10-25 16:13
