嗨,我正在尝试使用自定义IP写入vhdl中的双端口BRAM,该IP生成地址并启用所有信号,但我无法正确写入双端口BRAM。 BR
2019-04-17 08:15
使用 XPM_MEMORY 实例化 URAM 时可以看到 clka 和 clkb ,但这两个端口最终都连接到 URAM 的物理端口 CLK 上。 初始值 BRAM 的初始值是可以设定的,无论
2020-12-23 16:57
我使用Vivado Doc的BRAM模板开发了我的项目,如下所示//单端口Block RAM写入优先模式(推荐模板)//文件:rams_sp_wf.v模块rams_sp_wf(clk,we,en
2020-05-25 16:08
我有一个带有64kb BRAM的Microblaze,带有指令和数据空间(一个端口上的标准I和另一个端口上的D)。我有另一个64kb只在一个端口上连接到Microbla
2019-03-04 12:09
嗨,我对FPGA设计很陌生,更多的是学习如何使用所有工具。无论如何,我的论文的大部分时间都在我的论文中运作良好,这就是BRAM的最后一个难题。我使用ISE模板创建了1kx16(双端口)BRAM,并将
2019-11-01 10:12
我正在使用具有真正双端口的BRAM控制器来将FPGA逻辑与微型接口连接起来。我可以在UART上读取这些内存位置。但是,BRAM的读访问似乎存在一些问题。如图所示,当我写入多个位置(WEA
2020-04-24 09:05
(此设备中没有足够的BRAM)。分析FSM以获得最佳编码。使用单热编码优化FSM信号.----------- ------------国家|编码
2019-04-01 12:36
Spartan 6 BRAM显然有一个涉及双端口模式和异步时钟的错误。这个部分记录在BRAM用户指南中。我通常使用以下模板暗示在Verilog中阻止rams: reg [7:0] mem [255
2019-05-27 12:16
嗨,我想测试IP核--- BRAM,它有真正的双端口,portA是'先写','总是启用',portB是'先读','总是启用'。没有'常用时钟'。在测试平台中,wea = 1,web = 0;有两个源
2020-05-08 07:31
NCO使用BRAM为完整的DDS生成正弦信号。同时,我有来自AD转换器的14位信号。当我尝试将这两个信号相乘时,会出现上警告。输出(乘法的结果)是某种模糊的信号,没有常识。拜托,我非常感谢任何建议。佩罗
2019-05-27 08:35