我们之前讲过CPU，也说了CPU和内存的那点事儿，今天咱就再来说说有关内存，作为一个程序员，你必须要懂的哪那些硬核知识！大白话聊一聊，很重要！先来大白话的跟大家聊一聊，我们这里说的内存啊，其实就是说
2021-07-27 08:02
在仿真里，信号的驱动究竟是在时钟沿之前还是在时钟沿之后？》关于仿真中信号驱动那点事儿 记得在SystemVerilog中，对于仿真时信号的驱动绿皮书里有这么两个建议：时钟信号驱动赋值采用=。其他
2022-06-24 16:34
编程中的命名设计那点事
2012-08-17 09:32
举个例子来说吧。我们将对多层电路板进行射频线仿真，为了更好的做出对比，将仿真的PCB分为表层铺地前的和铺地后的两块板分别进行仿真对比；表层未铺地的PCB文件如下图1所示（两种线宽）:图1a：现款0.1016mm的射频线（表层铺地前）图1b：现款0.35mm的射频线（表层铺地前）图1：表层为铺过地的PCB 首先将线宽不同的两块板(表层铺地前)由ALLEGRO导入SIWAVE，在目标线上加入50Ω端口。针对不同线宽0.1016mm和0.35mm， 我们的仿真结果如图2所示，图中显示的曲线是S21，仿真频率范围为800MHz-1GHz。图2a：表层为铺地的S21（线宽0.1016mm）图2b：表层未铺地的S21（线宽0.35mm）图2：表层未铺地的S21 由图中可以看到，在800MHz-1GHz的范围内，仿真的数据展示为小数点后一到两位的数量级，0.35mm的损耗要比0.1016mm的线小一个数量 级，这是因为0.35mm的线宽在该板的层叠条件下其特征阻抗接近50Ω。 因此间接验证了我们所做的阻抗计算(用线宽约束)是有一定作用的。 接下来我们做了表层铺地后的同样的仿真(800MHz-1GHz)，导入的PCB文件如下图。图3a：0.1016mm的射频线（表层铺地）图3b：0.35mm射频线（表层铺地）图3：表层铺过地的PCB 仿真结果如下图:图4a：表层铺地后的S21（线宽0.1016mm）图4b：表层铺地后的S21（线宽0.35mm）图4：表层铺地后的S21 由图中看到，仿真的数据显示，该传输线的线损已经是1-2 dB的数量级了，当然0.35 mm的损耗要明显小于0.1016 mm的。另外一个明显的现象是相对于未铺地的仿真结果，随着频率由800MHz到1GHz的增加，损耗趋大。 我们可以从仿真的结果中得到这样一个结果： 1.射频走线最好按50欧姆走，可以减小线损； 2.表层的铺地事实上是将一部分RF信号能量耦合到了地上，造成了一定的损耗。因此PCB表层的铺地应该有所讲究。尽量远离RF线。工程经验是大于1.5倍的线宽。
2018-09-17 17:39
通俗易懂，百度上要下载券，我直接在其他网站下了，在这里发出来，备用。MOS管的那些事儿.rar (1.33 MB )
2019-08-28 00:43
NIOSII那些事儿REV7.0
2013-03-07 11:54
FPGA那些事儿-驱动篇I
2017-09-28 13:58
[url=http://image.eet-cn.com/images/attachments/201312/9091718320_TIME_1387759485904.jpg][/url]这是一张拍自华东某省会城市现场的设备接地线图，从这张图上，大家能看到几个接地方面的参考知识点呢？1、所有线缆均是黄绿相间表皮的，因为所有安规标准都要求这样。2、最左侧的1号接地线用的是宽的扁平电缆，因为这种电缆上的走线电感小，这样RL=2πfL，意思是说高频阻抗比较小，这样高频干扰时，可以很好的通过这条电缆泄放掉。因此但凡涉及电磁兼容方面的泄放接地通路，最好用面接地、或用这种宽扁平电缆接地，不然的话，类似静电、地线干扰什么的，都容易因为这个引起问题。3、排在2号线的是最粗的，这是一条安规接地线，在设备所有的线缆中，这条线要求是最粗的，这样能作为一道最后的泄防通路防线。4、四条线最终接到了大机架上的一点，这种是单点并联接地。
2015-02-10 09:46
最好的NIOS_II教程_--_NIOSII那些事儿rev6.0
2012-08-20 09:46
从今天开始，我们将连载《FPGA那些事儿-驱动篇I》，每周更新一次。 这篇连载文档，我们已经发布了三篇 【黑金原创教程】【FPGA那些事儿-驱动篇I 】【实验一】流水灯模块【黑金原创教程】【FPGA
2014-06-09 13:58
