在quartus中画了个半加器的原理图想在画全加器的时候直接调用但是不知道怎么把那个半
2014-09-13 12:19
怎样去设计一种基于FPGA的1位全加器？如何对基于FPGA的1位全加器进行仿真？
2021-09-17 07:38
什么是多数决定逻辑非？求一种基于多数决定逻辑门的全加器电路设计？
2021-04-08 06:07
航行器半实物仿真的主要优点有哪些？水下航行器控制系统半实物仿真的特点是什么？水下航行
2021-04-14 06:01
一位全加器是我自己封装的，在四位全加器中调用，在编译过程总是出错
2019-03-06 15:48
嗨，对于下面的代码片段，合成后会得到哪种类型的加法器？例如：半加法器，全加器，CLA，Ripple加法器？模块ee（输入a，e，输出reg c）;总是@（*）c = a + e;endmodule
2020-03-19 09:49
有人能用80C51帮我做一个计数器或者全加器吗，加QQ2215924388有偿，简单。
2021-01-04 22:12
我想设计一个在输入数值控件输入一次-2，输出控件加一次一，当输入大于-2的数时，输出控件加一次一，但我用了移位寄存器却是循环加一，而不是
2017-04-23 10:53
本帖最后由 update 于 2016-5-11 20:28 编辑 用VHDL写了一个半加器，利用quartus ii产生的Testbench模板,然后在模板上添加代码，程序在编译能通过，然后
2016-05-11 20:28
硬半桥是否可以加同步整流？
2023-07-31 11:20
