从你们的芯片手册中了解到，CPU可以由多个外部高性能时钟驱动，由一个寄存器来控制使用的是内部PLL_CLK还是外部晶振，默认是外部晶振。那么我如果不放外部晶振，并且希望使用内部
2023-03-08 08:26
从你们的芯片手册中了解到，CPU可以由多个外部高性能时钟驱动，由一个寄存器来控制使用的是内部PLL_CLK还是外部晶振，默认是外部晶振。那么我如果不放外部晶振，并且希望使用内部
2023-03-03 08:13
从你们的芯片手册中了解到，CPU可以由多个外部高性能时钟驱动，由一个寄存器来控制使用的是内部PLL_CLK还是外部晶振，默认是外部晶振。 那么我如果不放外部晶振，并且希望使用内
2024-06-13 07:32
M058S开发板，使用BSP例程，想测试一下内部时钟HIRC PLL 修改PLLCON_SETTINGCLK_PLLCON_50MHz_HIRC 屏蔽掉外部时钟使能，切换HCLK到PLL，时钟仍然是
2023-06-14 09:16
大家好： 现在的课题要求使用AD9910内部的PLL，我尝试了两天，始终没有出信号，请大家帮忙看看!十分感谢！ 我把调试记录传上来，请大家看看啊附件6342145b-eac3-47ba-ac48-66c340902687.rar.zip54.9 KB
2018-11-28 09:34
你好，我使用的芯片是C6747，定时器采用32位非链式模式实现定时功能。请问，定时器选择内部时钟源时，这个内部时钟源具体指的是PLL产生的哪一个系统时钟？这个内部时钟源
2018-08-01 09:39
工程师朋友，你好： 我的AD9957使用外部10MHz参考信号，内部使用PLL。但是我的20块电路板中，有2、3个的PLL失锁。请求解答，谢谢！附件为环路滤波参数附件QQ截图20130813113149.png24
2018-11-12 09:21
Select'设置为6'b111111来启动自动搜索功能；但内部PLL无法锁定，再查询0x08寄存器高6bit，显示值又回到了6'b000000。 我手动将
2024-01-15 07:00
我用AD9910做了块板子，使用AD9910内部的PLL,参考时钟为10MHz,64倍频，输出80MHz，发现在70MHz和90MHz处有串扰信号，幅值与80MHz差65dB。怀疑是AD9910
2018-11-19 09:46
请教各位专家： 使用AD9364的FDD模式，将DATA_CLK送入FPGA的时钟输入引脚，用FPGA内部PLL进行倍频。 当AD9364处于ALERT状态时，FPGA内部PL
2018-08-20 07:20
