求助大神！！！FPGA对于DDR3读写，FPGA是virtex6系列配置MIG IP 核时，需要管脚分配1.原理图上dm是直接接地，管脚分配那里该怎么办2.系统时钟之类
2018-03-16 18:45
使用xilinx spartan6，在工程中使用原语生成DDR控制器mig文件，DDR数据管脚定义发生改变，需要重新分配管脚，求告知，这个管脚
2016-07-19 09:54
使用说明书V1.0中，这两个管脚都定义为“axp_ctrl”想请教解惑，1、双网口如何分配OTG相关管脚？2、所谓axp_ctrl的管脚
2022-01-05 07:04
使用说明书V1.0中，这两个管脚都定义为“axp_ctrl”想请教解惑，1、双网口如何分配OTG相关管脚？2、所谓axp_ctrl的管脚
2022-01-13 07:24
ARM在片上资源确定的情况下，能否具备类似FPGA自由分配管脚功能的能力？比如说集成UART的TX/RX可以分配到任意管脚，而并不是只能
2022-08-01 14:17
上面C25,F21,D24,G21是怎么分配给SPI总线的？是处理器把管脚规定死了的，还是自己分配的？？还有数据手册上有好多NVCC前缀的管脚，比如NVCC_DRAM,
2013-08-08 15:24
,systemid,timer,PIO)，为什么别人的实例中看不到关于它的4（1I/3O）个IO口而我自己建的有，那么形成的IO口空着不分配管脚吗？试过了，下载硬件，再软件，run as 硬件 之后出错如图：还有个
2013-03-10 12:51
在使用Vivado GUI实现和分配引脚信息后，我没有在xdc约束文件中看到结果。例如，引脚和iostandard。他们在哪里攒钱？以上来自于谷歌翻译以下为原文After
2018-11-07 11:24
公司开发AM3359平台，需要Ethercat两个网络接口和带彩屏。 依照数据手册Ethercat有一组PR1_MIIO需要占用LCD_DATA数据线，如果两者都需要的话，请问管脚怎么分配？PR1_MIIO和LCD_DATA两组信号能分开吗？或者有没有其他的解决方
2018-05-15 09:21
什么是Vivado？
2021-03-02 06:26
