一位全加器是我自己封装的，在四位全加器中调用，在编译过程总是出错
2019-03-06 15:48
怎样去设计一种基于FPGA的1位全加器？如何对基于FPGA的1位全加器进行仿真？
2021-09-17 07:38
什么是多数决定逻辑非？求一种基于多数决定逻辑门的全加器电路设计？
2021-04-08 06:07
如何用两片四位全加器和必要的逻辑门设计数制转换电路 将输入的十进制转换成二进制 十进制输入采用8421BCD码表示
2016-07-04 14:52
什么是Vivado？
2021-03-02 06:26
刚刚学习verilog，夏宇闻的《verilog数字系统设计教程（第三版）》中，P143中图10.3，乘法器延时为1个与门和8个全加器的延时，为什么是 8 个？我觉得应该是 10 个全加器延时，请求大神帮忙解答一下，谢了。
2014-10-10 23:04
请教大家一个vivado安装问题，安装完成后直接打开vivado过2分钟后显示超时，运行vivado.bat产生一个文档，显示：no stack trace available, please
2014-12-03 11:59
用全加器设计九人表决电路，真心想学好电子啊
2013-03-09 19:42
大家好，我正在尝试在Vivado 2013.4上运行实施。我正在使用synplify_proI-2014.03-SP1合成我的设计。我能够合成设计并导入并正确创建一个新的vivado项目。当我尝试
2018-10-18 14:40
嗨伙计，在我的PC Vivado设计套件2015.2和SDK 2015.2工作，但只有vivado HLS 2015.2没有打开，这就是为什么我想重新安装Vivado HLS 2015.2。如何下载
2018-12-27 10:57
