一位全加器是我自己封装的，在四位全加器中调用，在编译过程总是出错
2019-03-06 15:48
怎样去设计一种基于FPGA的1位全加器？如何对基于FPGA的1位全加器进行仿真？
2021-09-17 07:38
什么是多数决定逻辑非？求一种基于多数决定逻辑门的全加器电路设计？
2021-04-08 06:07
如何用两片四位全加器和必要的逻辑门设计数制转换电路 将输入的十进制转换成二进制 十进制输入采用8421BCD码表示
2016-07-04 14:52
刚刚学习verilog，夏宇闻的《verilog数字系统设计教程（第三版）》中，P143中图10.3，乘法器延时为1个与门和8个全加器的延时，为什么是 8 个？我觉得应该是 10 个全加器延时，请求大神帮忙解答一下，谢了。
2014-10-10 23:04
用全加器设计九人表决电路，真心想学好电子啊
2013-03-09 19:42
这两个东西有什么作用
2023-10-24 06:28
使用1位全加器(只能用1个)及锁存器或触发器，实现8位加法，并行输出结果
2023-12-11 20:21
做一个全加器，但是要把输出进位反馈到输入进位端，想用buffer连电路，不知道怎么办？用的cyclone芯片。
2013-11-23 20:03
有人能用80C51帮我做一个计数器或者全加器吗，加QQ2215924388有偿，简单。
2021-01-04 22:12
