在DDS系统中通过DDS内部倍频得到芯片参考时钟，内部倍频是否对输出信号有影响，比如说AD9951采用100M晶振然后芯片内部4
2018-09-26 14:15
使用V3.5库，芯片外接8M晶振却无法倍频。同样的程序使用其他开发板测试可以倍频，不知道为何呀，求助！！！！
2017-07-01 22:05
可现在遇到一个问题，系统的晶振是40M，可我需要一个160M的输出信号，怎么才能在FPGA内部实现倍频呢？我看了它的说明书，上面说可以实现倍频，有PLL功能可是却没有具体的说明怎么实现倍频，用什么方法实现，能实现多少
2013-12-04 22:31
各位好 最近再利用AD734作倍频，参考资料手册内图24之电路，并将第1与第6脚短路灌入输入讯号，并将第10pin接地， 其输出结果可发现到是可以接输入讯号成功倍频，但经过倍频后讯号的dc偏移很严重
2023-11-21 08:14
Actel FPGA PLL锁相环的最大能达到几倍频几分频？我在网上查了一下有人说是20倍频，10分频，但是我没有在芯片手册里面找到资料，想要确认一下。
2014-12-04 11:25
芯片用8MHZ的频率能工作倍频到64MHZ后就不能工作了，请问大神是什么问题。 补充内容 (2017-3-5 15:14): 频率提高到32M，delay函数死循环一直temp=SysTick->CTRL。
2017-03-05 12:39
芯片采用的ep4ce6e22c8n。由于应用需要，我这边将100M的输入倍频成200M，采用的quartus里的altpll来设定频率，奇怪的是我这边两块类似的板子只有一块能倍频成功，另一块反而速度
2019-07-17 20:55
`我想采集电压信号然后将它转换成电流信号，但是它俩差了90度相位角想的是通过先倍频再分频来实现我看了一下网上可以用D触发器来实现，但是这样的倍频与分频过后相位并没有改变这个电路原理上有什么问题？有没有朋友做过类似的电路可以实现这样的功能`
2015-05-13 19:49
altera EP4ce6e22c8n芯片,原来50M时钟，led灯每秒闪烁一次，按教程设置了pll倍频为100M，到板运行但效果不变，怎么回事?现在还不会仿真。
2017-07-23 22:47
的时钟芯片CDCE421A，无源晶振30M无源晶振输入，30MLVDS输出，用于产生AD的低抖动时钟。 AD的电源使用1.8V，电源使用LDO转为1.8V后分为模拟电和数字电，两者之间使用电感隔离
2018-11-13 15:09
