clk_100m时序综合后出现违规 ，SDC应该怎样修改？
2014-10-23 15:39
：/ test_sha / sha_core / A_5 / $ setuphold中的时序违规（CLK：177722 ps，SSET：177200 ps，793 ps，-490 ps）警告：在187735 ps
2019-02-22 11:00
请问如何在technology map viewer 查看违规的时序路径
2015-09-25 11:27
我在我的设计中使用Bram，而源和目标的clk是相同的。但我在数据路径中得到保持违规-0.068，我尝试过双同步，但它对时间没有任何影响。锄头来解决这个问题我附上了bram的道路。谢谢
2020-05-25 13:59
有人在座位附近。通过这三者的综合判断，得知该座位是否被违规占位。将信息发送到yeelink平台，再通过yeelink平台的手机推送功能，将违规占位的消息推送到管理员手机上。备注：至少要有两个座位的监测
2015-07-21 09:16
我知道这听起来很简单，但我找不到触发时钟周期违规范围的方法。假设我有CH1 20MHz时钟（50ns周期）。如果两条边之间的时间小于45ns或者大于55ns，我想触发。知道怎么样？ 以上
2019-01-21 16:39
请问你删除的理由是什么？
2019-08-19 16:24
，当我实例化整个设计（在V2000上占据50％的占用率）时，Vivado无法修复保持违规。另外，对于完整的设计和较小的部分，我仍然警告，我不知道如何解决。也许如果我能解决这些问题，我将有更多机会获得
2020-06-19 12:53
偶尔委派给我的软件程序会因内部错误：分段违规（信号= 11）而崩溃。我相信我听说它被称为红色的死亡盒子。大多数情况下，程序似乎在这些代码段中运行良好。我正在尝试通过让软件操作员为我记录这些崩溃来
2018-09-04 15:30
喜我收到一个错误，我不明白在简单的代码中有什么不对。它将帮助我进一步了解有关VHDL的更多信息：[DRC 23-20]规则违规（LUTLP-1）组合循环 - 1个LUT单元组成一个组合循环。这可
2020-05-12 09:02
