说起亚稳态，首先我们先来了解一下什么叫做亚稳态。亚稳态现象：信号在无关信号或者异步时钟域之间传输时导致数字器件失效的一种现象。
2019-09-11 11:52
中找到任何最小数量的寄存器的建议。我需要有关同步器链长度的任何建议或任何文档，以便针对Virtex-5器件提供更好的亚稳态保护。我还需要Virtex-6的类似信息。很抱歉，如果这不是此主题的正确论坛。提前致谢，阿姆鲁
2020-06-12 09:27
/Metastable-Delay-in-Virtex-FPGAs/ba-p/7996有Virtex4和Virtex5的测量。我正在寻找Virtex6和7Series部件的类似亚稳态参数测量。是否存在应用说明？我猜猜V6＆amp; 7应该比
2020-07-18 16:58
什么是压稳态？为什么会出现压稳态这一现象？压稳态是怎样导致设计失败的？如何降低出现压稳态失败的概率？
2021-04-30 07:21
新建两个D触发器的目的是什么？何谓亚稳态？解决亚稳态的方法是什么？
2021-11-09 07:15
本白皮书介绍FPGA 中的压稳态，为什么会出现这一现象，它是怎样导致设计失败的。介绍怎样计算压稳态MTBF，重点是对结果造成影响的各种器件和设计参数。
2021-05-06 08:35
当信号在不相关或者异步时钟域之间传送时，会出现压稳态，它是导致包括FPGA 在内的数字器件系统失败的一种现象。本白皮书介绍FPGA 中的压稳态，解释为什么会出现这一现象，讨论它是怎样导致设计失败的。
2019-08-09 08:07
时钟域转换中亚稳态是怎样产生的？多时钟域数据传递的FPGA实现
2021-04-30 06:06
本文讨论了在ASIC设计中数据在不同时钟之间传递数据所产生的亚稳态问题，并提出了一种新的异步FIFO的设计方法，并用VHDL语言进行描述，利用Altera公司的Cyclone系列的EP1C6进行硬件实现，该电路软件仿真和硬件实现已经通过验证，并应用到各种电路中。
2021-04-29 06:54
基于FPGA的真随机数生成器 利用环形振荡器的结构产生随机源之前有用FPGA做过亚稳态电路的应该会比较了解有意者加我QQ：464834720
2015-07-30 02:04
