有点基础看过几遍夏宇闻的verilog，暑期想报个FPGA的培训班，求推荐！！
2015-07-02 15:15
谁有郑振宇10天速成Altium designer PCB画板实战课程套餐的视频教程。。。
2018-03-27 23:13
我买了夏宇闻老师的Verilog数字系统设计教程（第四版）。我看了第9章例9.4，想做一下这个实验。建立了工程，Verilog文件编译成功。又生成了仿真文件。结果一仿真出现错误：请问高手，如何解决？谢谢！
2023-03-21 14:15
刚刚学习verilog，夏宇闻的《verilog数字系统设计教程（第三版）》中，P143中图10.3，乘法器延时为1个与门和8个全加器的延时，为什么是 8 个？我觉得应该是 10 个全加器延时，请求大神帮忙解答一下，
2014-10-10 23:04
请教高手指点，新手学习，之前就看过单个模块的设计综合及仿真，刚开始接触大型点的综合设计，请教大侠，不胜感激，谢谢！按照夏闻宇课本的设计资料进行验证结果在综合时遇到这类问题Error (10149
2014-09-09 10:09
大家好我有一个关于如何处理virtex 5中的复位信号的问题。用于复位整个设计的同步复位信号。复位信号的时序很难满足，因为扇出很大。如果我减少synplify pro中的扇出限制。我为其余的东西留下了很多复杂的线条。这需要很多逻辑。应该有更好的解决方案。有人可以帮
2020-06-03 08:18
在做夏宇闻教材《从算法设计到硬线逻辑的实现》中第十章练习6-在Verilog HDL中使用函数按原文编译总是出错，将[3:0]中的3改为大于3的值就没错了，如[4:0].为什么呢？
2013-11-06 14:14
本帖最后由 郑振宇altium 于 2018-11-8 09:54 编辑
2018-11-07 14:17
本帖最后由 郑振宇altium 于 2018-11-8 10:15 编辑
2018-11-07 14:03
我买了夏宇闻老师的书《Verilog 数字系统设计教程》第四版。我正在看第10章第五节，有个例子，在第148页代码：module SampleOfBus(DataBus,link_bus,write
2023-03-23 12:26
